Chiplet이란 무엇인가? AI 반도체는 왜 조각으로 만들기 시작했을까

 저는 어릴 때 아버지께서 당시에도 엄청 비싼 가격이었음에도 불구하고, 창의력이 좋아진다며 레고를 자주 사주셨습니다.

특히 스타워즈 시리즈 우주선이나 전투기를 많이 사주셨는데, 당시에는 스타워즈가 뭔지도 몰랐습니다. 그냥 멋있는 우주 비행기 정도로 생각하면서 설명서를 보고 하나씩 조립했던 기억이 납니다.

다만 어린애들이 그렇듯 완성하고 끝나는 경우는 거의 없었습니다.

며칠 지나면 다시 전부 분해해서 다른 모양을 만들곤 했습니다. 어느 순간 부품이 하나씩 없어지기도 했고, 다른 시리즈에서 남은 부품까지 가져와 돛이 달린 비행기를 만들거나 우주선과 자동차를 섞어 이상한 물건을 만들기도 했습니다.

지금 생각해 보면 레고의 가장 큰 장점은 처음부터 하나의 거대한 덩어리로 만들어진 장난감이 아니라는 점이었습니다.

작은 블록 하나하나를 조합해 원하는 모양을 만들 수 있었고, 일부가 없어지거나 망가져도 전체를 버릴 필요가 없었습니다. 필요한 블록을 다시 끼우거나, 다른 블록으로 대체하면 새로운 구조를 만들 수 있었습니다.

흥미롭게도 AI 반도체도 지금 비슷한 방향으로 발전하고 있습니다.

예전에는 하나의 거대한 칩 안에 모든 기능을 집어넣는 방식이 이상적이었습니다. 하지만 공정이 미세해지고 칩이 커질수록 생산 비용과 수율 문제가 커졌습니다.

그래서 최근 고성능 AI 반도체는 하나의 거대한 칩을 만드는 대신, 여러 개의 작은 칩을 레고 블록처럼 조합하는 Chiplet 구조로 빠르게 이동하고 있습니다.

오늘은 Chiplet이 왜 등장했는지, AI 반도체에서 왜 중요해졌는지, 그리고 NVIDIA, AMD, Intel, TSMC의 전략이 어떻게 달라지고 있는지 정리해보겠습니다.

1. 왜 단일 칩은 한계에 왔나

반도체는 오랫동안 더 작게, 더 촘촘하게 만드는 방향으로 발전했습니다.

하지만 AI GPU처럼 거대한 연산 칩에서는 문제가 달라집니다. 칩을 계속 키우면 더 많은 트랜지스터를 넣을 수 있지만, 동시에 생산 난이도와 불량 위험도 함께 커집니다.

가장 먼저 부딪히는 벽은 레티클 한계입니다.

ASML 공식 사양에 따르면 한 번에 노광할 수 있는 면적이 약 858㎟ 수준입니다. NVIDIA Hopper H100 GPU의 다이 면적은 약 814㎟로, 이미 이 한계에 매우 가까운 수준입니다.

문제는 다음 세대입니다.

ASML의 High-NA EUV EXE 장비는 더 미세한 해상도를 구현할 수 있지만, 아나모픽 광학계 구조 때문에 한 번에 노광할 수 있는 면적이 약 429㎟ 수준으로 줄어듭니다. 즉 앞으로 2nm 이하 공정으로 갈수록 거대한 단일 GPU를 하나의 다이로 만드는 것이 점점 어려워집니다.

비용도 문제입니다.

Silicon Analysts는 TSMC의 3nm 웨이퍼 가격을 약 19,500달러, 차세대 2nm 웨이퍼 가격을 약 24,570~25,000달러 수준으로 추정했습니다. 비싼 웨이퍼 위에 거대한 칩을 만들었는데 작은 결함 하나로 다이를 버리게 되면 원가는 급격히 올라갑니다.

칩이 클수록 성능은 좋아질 수 있지만, 수율은 나빠지고 원가는 올라갑니다.

그래서 반도체 업계는 방향을 바꾸고 있습니다.

모든 기능을 하나의 거대한 칩에 넣는 대신, 연산에 필요한 부분은 최첨단 공정으로 만들고, I/O나 컨트롤러 같은 부분은 상대적으로 저렴한 공정으로 따로 만든 뒤 하나의 패키지 안에서 연결하는 방식입니다.

이것이 Chiplet 구조입니다.

2. Chiplet이란 무엇인가

Chiplet은 말 그대로 작은 칩 조각입니다.

기존 단일 칩 구조가 하나의 거대한 집을 통째로 짓는 방식이라면, Chiplet은 침실, 주방, 거실, 욕실을 각각 모듈로 만든 뒤 연결하는 방식에 가깝습니다.

AI 반도체에서는 이 개념이 더 중요해집니다.

GPU 연산부는 가장 비싼 최첨단 공정으로 만들고, I/O 다이나 인터페이스 블록은 상대적으로 성숙한 공정으로 만들 수 있습니다. 이렇게 하면 비싼 공정을 꼭 필요한 부분에만 사용할 수 있습니다.

장점은 분명합니다.

첫째, 수율이 좋아집니다.

800㎟짜리 거대한 칩 하나를 만드는 것보다, 작은 다이 여러 개를 만들고 양품만 골라 연결하는 편이 경제적으로 유리할 수 있습니다.

둘째, 설계 재사용이 쉬워집니다.

한번 검증한 I/O 칩렛이나 컨트롤러를 다음 세대 제품에도 활용할 수 있습니다.

셋째, 제품 구성이 유연해집니다.

같은 베이스 구조 위에 GPU 타일을 올리면 가속기가 되고, CPU 타일을 올리면 다른 제품군으로 확장할 수 있습니다.

물론 단점도 있습니다.

Chiplet은 작은 칩들을 다시 하나로 연결해야 합니다. 이 과정에서 CoWoS, SoIC, EMIB, Foveros 같은 고급 패키징 기술이 필요합니다. 칩과 칩 사이를 연결하는 선이 길어지면 지연시간과 전력 손실도 생길 수 있습니다.

즉 Chiplet은 단순히 칩을 쪼개는 기술이 아닙니다.

칩을 쪼갠 뒤 다시 하나처럼 움직이게 만드는 패키징 기술까지 포함한 설계 철학입니다.

3. AI 반도체에서 Chiplet이 중요한 이유

AI 반도체는 계속 커지고 있습니다.

모델은 커지고, HBM 용량도 늘고, GPU가 처리해야 할 데이터도 폭증하고 있습니다. 하지만 단일 칩을 무한정 키울 수는 없습니다. 그래서 AI GPU는 Chiplet 구조를 피하기 어려워지고 있습니다.

NVIDIA Blackwell B200은 대표적인 변화입니다.

NVIDIA는 Blackwell에서 TSMC 4NP 공정으로 만든 두 개의 대형 GPU 다이를 하나의 패키지 안에 배치했습니다. 두 다이는 초당 약 10TB 수준의 전용 인터커넥트로 연결되고, 총 2,080억 개 트랜지스터를 하나의 GPU처럼 동작시킵니다.

AMD는 더 일찍 Chiplet을 적극적으로 활용했습니다.

AMD Instinct MI300X는 6nm 공정 기반 I/O 다이 4개 위에 5nm 연산 다이 8개를 올리고, 주변에 HBM3 8스택을 배치한 구조입니다. AMD는 TSMC SoIC 하이브리드 본딩을 활용해 3D 적층 구조를 구현했습니다.

Intel의 Ponte Vecchio도 극단적인 예입니다.

Intel은 EMIB와 Foveros를 활용해 총 47개의 활성 다이를 하나의 시스템처럼 연결했습니다. 컴퓨트 다이, 베이스 다이, HBM, SerDes 칩렛을 조합해 거대한 가속기를 만든 것입니다.

이 흐름은 단순한 기술 자랑이 아닙니다.

AI 반도체는 이제 하나의 칩을 잘 만드는 경쟁에서, 여러 칩을 얼마나 잘 연결하느냐의 경쟁으로 이동하고 있습니다.

4. 기업별 Chiplet 전략은 다르다

Chiplet이라고 해서 모든 회사가 같은 전략을 쓰는 것은 아닙니다.

NVIDIA는 안정적인 2.5D 패키징과 시스템 확장을 중시합니다. Blackwell은 두 개의 대형 다이를 하나의 패키지 안에서 연결했고, Rubin 이후에는 더 복잡한 패키징과 랙 단위 시스템 확장이 중요해집니다.

특히 Rubin Ultra에서는 무리한 4다이 단일 패키지 구조가 기판 변형 문제와 수율 부담으로 어려움을 겪은 것으로 알려졌습니다. 

NVIDIA의 Rubin Ultra는 패키지 휨(Warpage) 문제로 4다이 단일 패키지 대신 2다이 패키지 두 개를 보드 레벨에서 연결하는 방향으로 설계가 변경된 것으로 Tom's Hardware가 보도했으며, TrendForce도 대형 AI 패키지의 패키징 난이도가 계속 높아지고 있다고 분석했습니다.

AMD는 Chiplet 설계의 선두 주자입니다. CPU에서 Chiplet 구조를 먼저 대중화했고, MI300 시리즈에서는 GPU와 I/O, HBM을 결합한 3.5D 구조를 구현했습니다. AMD는 팹리스 기업이지만, TSMC의 SoIC와 CoWoS를 적극적으로 활용해 설계 유연성을 극대화하고 있습니다.

Intel은 EMIB와 Foveros를 통해 자체 패키징 생태계를 강화하고 있습니다. Intel은 전공정뿐 아니라 후공정 패키징까지 묶어 제공하는 시스템 파운드리 전략을 추진하고 있습니다.

TSMC는 이 모든 흐름의 중심에 있습니다. NVIDIA Blackwell, AMD MI300, 하이퍼스케일러 커스텀 ASIC은 결국 TSMC의 CoWoS, SoIC, InFO 같은 3DFabric 생태계와 연결됩니다.

즉 Chiplet 시대에는 누가 칩을 설계하느냐만큼 누가 패키징 캐파와 수율을 확보하느냐가 중요해집니다.

5. Chiplet을 가능하게 하는 핵심 기술

Chiplet이 제대로 작동하려면 작은 칩들을 빠르고 안정적으로 연결해야 합니다.

대표적인 기술이 CoWoS입니다.

TSMC의 CoWoS는 GPU 다이와 HBM, 여러 칩렛을 하나의 패키지 안에서 고속으로 연결하는 핵심 기술입니다. 특히 CoWoS-L은 대형 패키지를 구현하기 위해 실리콘 브릿지와 RDL 구조를 조합하는 방식으로 발전하고 있습니다.

SoIC도 중요합니다.

TSMC의 SoIC(System on Integrated Chips)는 칩을 수직으로 적층하는 3D 하이브리드 본딩 기술입니다. TSMC는 마이크로 범프 대신 구리(Cu)와 산화막을 직접 접합하는 방식을 적용해 연결 밀도를 높였으며, 차세대 SoIC에서는 연결 피치를 약 6μm 수준까지 줄여 칩 간 전기적 손실과 지연시간을 최소화하는 방향으로 기술을 발전시키고 있습니다..

Intel의 EMIB는 작은 실리콘 브릿지를 패키지 기판에 매립해 칩렛을 연결하는 방식입니다. 전체 인터포저를 실리콘으로 만드는 것보다 비용 효율이 좋습니다.

Intel의 Foveros는 수직 적층 방식입니다. 향후 Foveros Direct에서는 마이크로 범프를 줄이고 직접 접합 방식으로 발전합니다.

여기서 중요한 변화는 하나입니다.

전공정 미세화만으로 성능을 올리던 시대에서, 후공정 패키징으로 성능을 만드는 시대로 바뀌고 있습니다.

이전에는 ASML EUV와 TSMC 선단 공정이 주인공이었다면, 앞으로는 CoWoS, SoIC, 하이브리드 본딩, 테스트, 기판까지 함께 봐야 합니다.

6. UCIe는 왜 중요한가

Chiplet 시장이 커지려면 표준도 필요합니다.

각 회사가 자기 방식으로만 칩렛을 연결하면 다른 회사의 칩렛을 섞어 쓰기 어렵습니다. 레고 블록도 회사마다 규격이 다르면 서로 끼울 수 없습니다.

이 문제를 해결하기 위해 등장한 것이 UCIe(Universal Chiplet Interconnect Express)입니다.

UCIe Consortium은 2022년 UCIe 1.0 규격을 발표했습니다. 목표는 서로 다른 회사가 만든 칩렛도 하나의 패키지 안에서 연결할 수 있게 만드는 것입니다.

UCIe는 PCIe와 비슷해 보이지만 목적이 다릅니다.

PCIe는 보드 레벨에서 장치를 연결하는 규격입니다. 반면 UCIe는 패키지 안에서 칩렛과 칩렛을 연결하는 규격입니다. 거리가 훨씬 짧고, 전력 효율과 지연시간 요구도 훨씬 엄격합니다.

UCIe Consortium은 UCIe 규격에서 비트당 약 0.5pJ 이하의 에너지 효율을 목표로 제시했으며, 45μm 피치 기준으로 1.35TB/s/㎟ 이상의 대역폭 밀도를 구현할 수 있도록 설계했습니다.

2025년 공개된 UCIe 3.0은 최대 48GT/s 및 64GT/s 전송 속도를 지원하는 방향으로 발전했습니다. 이는 2.0의 32GT/s 대비 두 배 수준입니다.

UCIe가 성숙하면 Chiplet 생태계는 더 커질 수 있습니다.

설계사는 필요한 연산 칩렛, I/O 칩렛, 메모리 컨트롤러를 조합해 제품을 만들 수 있습니다. 장기적으로는 실리콘 레고처럼 검증된 칩렛을 조립하는 시장이 열릴 가능성도 있습니다.

7. 시장은 얼마나 커질까

Chiplet 시장 전망은 빠르게 커지고 있습니다.

MarketsandMarkets는 전 세계 Chiplet 시장이 2025년 519억4천만 달러에서 2030년 1,572억3천만 달러로 성장할 수 있다고 봤습니다. 이 전망의 연평균 성장률은 24.8%입니다.

Fortune Business Insights는 더 넓은 범위를 기준으로 2026년 666억1천만 달러에서 2034년 3,507억9천만 달러까지 성장할 수 있다고 전망했습니다. 이 경우 연평균 성장률은 23.1%입니다.

두 수치의 차이는 범위 때문입니다.

MarketsandMarkets는 주로 고성능 CPU, GPU, AI ASIC 같은 엔터프라이즈 반도체 중심으로 본 반면, Fortune Business Insights는 모바일, 자동차, 전장, 2.5D 팬아웃 패키징까지 더 넓게 포함합니다.

하지만 방향은 같습니다.

고성능 반도체는 단일 칩에서 다중 칩 구조로 이동하고 있습니다.

이 흐름은 AI 인프라에서 가장 강하게 나타나고 있고, 결국 패키징과 테스트, 인터커넥트 시장까지 함께 키우고 있습니다.

8. 투자자가 봐야 할 핵심

Chiplet 투자의 핵심은 “어떤 회사가 칩을 잘 만드느냐”에서 끝나지 않습니다.

중요한 것은 칩렛 구조가 돈의 흐름을 어디로 옮기는가입니다.

Silicon Analysts는 NVIDIA H100의 총 제조원가를 약 3,320달러, B200의 총 제조원가를 약 6,400달러, AMD MI300X의 총 제조원가를 약 5,300달러로 추정했습니다. 이 추정에서 눈에 띄는 점은 연산 다이 자체보다 HBM과 고급 패키징 비용의 비중이 점점 커지고 있다는 점입니다.

NVIDIA B200은 컴퓨트 다이 원가가 약 600달러로 추정되는 반면, HBM 원가는 약 2,400달러, CoWoS-L 패키징 원가는 약 1,000달러, 다중 칩렛 접합 관련 수율 패널티는 약 2,400달러로 제시됐습니다.

즉 AI 가속기의 원가는 전공정보다 후공정과 메모리, 테스트에서 더 크게 움직입니다.

투자자는 이 변화를 봐야 합니다.

TSMC는 CoWoS와 SoIC 캐파를 장악하고 있습니다.

Besi는 하이브리드 본딩 장비에서 중요합니다.

Applied Materials와 Tokyo Electron은 CMP, 세정, 증착 장비 수요와 연결됩니다.

Broadcom은 하이퍼스케일러 커스텀 ASIC과 고속 SerDes IP에서 중요한 위치를 차지합니다.

Synopsys 같은 EDA 기업도 UCIe와 고속 인터페이스 IP 확산의 수혜를 받을 수 있습니다.

Chiplet 시대의 진짜 투자 포인트는 칩 설계 기업만이 아니라, 칩을 다시 하나로 묶어주는 패키징과 장비, IP 생태계입니다.

9. 결론: AI 반도체는 이제 레고처럼 조립되는 시대다

레고는 작은 블록들이 모여 하나의 완성품이 됩니다.

처음에는 설명서대로 조립하지만, 시간이 지나면 블록을 섞고 바꾸며 전혀 다른 구조를 만들 수 있습니다. 일부 블록이 없어져도 전체를 버릴 필요는 없습니다. 다른 블록으로 대체하거나 새로운 방식으로 조합하면 됩니다.

AI 반도체도 비슷한 방향으로 가고 있습니다.

하나의 거대한 단일 칩을 계속 키우는 시대는 한계에 가까워지고 있습니다. ASML의 High-NA EUV에서는 노광 면적이 약 429㎟ 수준으로 줄어들고, TSMC의 2nm 웨이퍼 가격은 24,570~25,000달러 수준까지 올라갈 것으로 추정됩니다.

이 환경에서는 모든 기능을 하나의 거대한 칩에 넣는 방식보다, 필요한 기능을 나누고 다시 고속으로 연결하는 Chiplet 구조가 더 현실적입니다.

NVIDIA Blackwell은 두 개의 GPU 다이를 하나의 GPU처럼 연결했고, AMD MI300X는 연산 다이와 I/O 다이, HBM을 조합한 3.5D 구조를 보여줬습니다. Intel은 EMIB와 Foveros로 극단적인 이종 집적을 실험했고, TSMC는 CoWoS와 SoIC로 이 모든 흐름의 중심에 서 있습니다.

결국 Chiplet은 단순한 설계 기법이 아닙니다.

AI 반도체가 더 커지고, 더 복잡해지고, 더 비싸지는 시대에 반드시 필요한 생존 전략입니다.

앞으로 AI 인프라 투자는 GPU 이름만 보는 것으로 부족합니다.

그 GPU가 어떤 공정으로 만들어졌는지, 몇 개의 다이로 나뉘었는지, 어떤 패키징으로 연결됐는지, HBM과 어떻게 붙었는지, 테스트와 수율 병목은 어디에서 생기는지를 함께 봐야 합니다.

AI 반도체 경쟁은 이제 하나의 칩을 크게 만드는 싸움에서, 여러 개의 칩을 얼마나 정교하게 조립하고 연결하느냐의 싸움으로 이동하고 있습니다.

Chiplet 시대는 AI 반도체가 레고처럼 조립되기 시작한 시대입니다.

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